ЭУМК по дисциплине "Проектирование проблемно-ориентированных вычислительных средств" › Теория › Тема 5. Внутренняя периферия процессоров платформы с5000

# Электронный учебно-методический
комплекс по дисциплине
"Проектирование проблемно-ориентированных вычислительных средств"

для специальности

1-40 02 02 «Электронные вычислительные средства»

Оглавление | Программа | Теория | Практика | Контроль знаний | Об авторах

Тема 5. Внутренняя периферия процессоров платформы с5000
5.1. Периферийные устройства процессоров С5000
5.1.1. Основные периферийные устройства

В различных процессорах C54x имеются следующие внутренние периферийные устройства:

- Контакты ввода-вывода общего назначения (GPIO): XF и BIO
- Таймер
- Тактовый генератор
- Интерфейс порта главного компьютера (HPI)

- стандартный 8-битный
- расширенный 8-битный
- расширенный 16-битный

- Синхронный последовательный порт (SPI)
- Буферизированный последовательный порт (BSP)
- Многоканальный буферизированный последовательный порт (McBSP)
- Мультиплексируемый последовательный порт с разделением по времени (TDM)
- Контроллер прямого доступа к памяти (DMA)
- Программируемый генератор тактов ожидания
- Программируемый модуль переключения банков

5.1.2. Регистры периферийных устройств с отображением на память и доступ к ним

Периферийные устройства используются и управляются путем обращения к отображаемым на память регистрам управления, состояния и данных. Через эти регистры могут также передаваться данные к и от периферийных устройств. Установка и очистка битов в регистрах управления могут разрешать, отключать, инициализировать и динамически реконфигурировать периферийные устройства. Операции последовательных портов и таймера синхронизированы с ЦП через прерывание или опрос. Когда периферийные устройства не используются, внутренний генератор отключен и, таким образом, периферийные устройства потребляют меньше мощности чем в нормальном режим или режиме ожидания.
Периферийные регистры отображаются на 0-ю страницу данных (табл.5.1).

Таблица 5.1 - Регистры периферийных устройств процессора C5402

Адрес (Hex) | Имя | Описание
20 | DRR20 | Регистр 2 приемника данных McBSP0
21 | DRR10 | Регистр 1 приемника данных McBSP0
22 | DXR20 | Регистр 2 передатчика данных McBSP0
23 | DXR10 | Регистр 1 передатчика данных McBSP0
24 | TIM | Регистр таймера 0
25 | PRD | Регистр периода таймера 0
26 | TCR | Регистр управления таймера 0
27 | – – – | Резерв
28 | SWWSR | Регистр программных тактов ожидания
29 | BSCR | Регистр управления переключением банков
2A | – – – | Резерв
2B | SWCR | Регистр управления программными тактами ожидания
2C | HPIC | Регистр управления HPI
2D–2F | – – – | Резерв
30 | TIM1 | Регистр таймера 1
31 | PRD1 | Регистр периода таймера 1
32 | TCR1 | Регистр управления таймера 1
33–37 | – – – | Резерв
38 | SPSA0 | Регистр адресов суббанков последовательного порта McBSP0
39 | SPSD0 | Регистр данных суббанков последовательного порта McBSP0
3A–3B | – – – | Резерв
3C | GPIOCR | Регистр управления общими контактами ввода-вывода
3D | GPIOSR | Регистр состояния общих контактов ввода-вывода
3E–3F | – – – | Резерв
40 | DRR21 | Регистр 2 приемника данных McBSP1
41 | DRR11 | Регистр 1 приемника данных McBSP1
42 | DXR21 | Регистр 2 передатчика данных McBSP1
43 | DXR11 | Регистр 1 передатчика данных McBSP1
44–47 | – – – | Резерв
48 | SPSA1 | Регистр адресов суббанков последовательного порта McBSP1
49 | SPSD1 | Регистр данных суббанков последовательного порта McBSP1
4A–53 | – – – | Резерв
54 | DMPREC | Регистр управления приоритетом и разрешением каналов DMA
55 | DMSA | Регистр адресов суббанков DMA
56 | DMSDI | Регистр данных суббанков DMA с автоинкрементацией адреса
57 | DMSDN | Регистр данных суббанков DMA
58 | CLKMD | Регистр режима тактового генератора
59–5F | – – – | Резерв

Оглавление | Программа | Теория| Практика | Контроль знаний | Об авторах
© БГУИР , 2012