ЭУМК по дисциплине "Проектирование проблемно-ориентированных вычислительных средств" › Теория › Тема 4. Управляющее устройство процессоров платформы с5000

# Электронный учебно-методический
комплекс по дисциплине
"Проектирование проблемно-ориентированных вычислительных средств"

для специальности

1-40 02 02 «Электронные вычислительные средства»

Оглавление | Программа | Теория | Практика | Контроль знаний | Об авторах

4.5. Основные временные диаграммы циклов процессора
4.5.1. Внешний интерфейс процессоров C54x

Внешний интерфейс процессоров C54x состоит из шин данных, адресных шин и ряда управляющих сигналов для того, чтобы обратиться к памяти вне кристалла и портам ввода - вывода. В таблице 4.3 показаны сигналы внешнего интерфейса.

Таблица 4.3 - Сигналы внешнего интерфейса

######

Параллельный интерфейс состоит из двух взаимоисключающих интерфейсов, которыми управляют сигналы IOSTRB и MSTRB. MSTRB активизируется для доступа к памяти (программа или данные), а IOSTRB используется, чтобы обратиться к портам ввода - вывода. Сигнал R/W управляет направлением доступа.
Входной сигнал внешней готовности (READY) и сгенерированные программным обеспечением состояния ожидания позволяют процессору связываться с помощью интерфейса с памятью и устройствами ввода - вывода с различным быстродействием. Общаясь с более медленными устройствами, центральный процессор ждет, пока это устройство завершит операцию обмена и пошлет сигнал READY, чтобы продолжить выполнение.
В некоторых случаях состояния ожидания необходимы только тогда, когда выполняются переключения между двумя внешними устройствами памяти. Программируемая логика коммутации блоков обеспечивает автоматическую вставку состояния ожидания в этих ситуациях.
Режим захвата позволяет внешнему устройству брать под свой контроль отключение от процессора C54x внешних шин, чтобы обратиться к ресурсам процессора C54x (внешняя память программ, данных и пространство ввода - вывода. Есть два типы режима захвата, нормальный режим и параллельный режим прямого доступа в память.
Когда центральный процессор обращается к внутренней памяти, шина данных переводится в высокоимпедансное состояние. Однако, адресная шина и сигналы выбора памяти (выбор программы (PS), выбор данных (DS) и выбор ввода – вывода (IS) поддерживают предыдущее состояние. MSTRB, IOSTRB, R/W, IAQ и сигналы MSC остаются неактивными. Если режим видимости адреса (AVIS), т.е. бит, расположенный в PMST, установлен в 1, внутренний адрес программы выдается на адресную шину с активным IAQ.

4.5.2. Приоритет внешней шины

У центрального процессора C54x есть одна шина программы (PB), три шины данных (CB, DB и EB) и четыре адресных шины (PAB, CAB, DAB и EAB). Центральный процессор может обратиться к своим внутренним шинам одновременно из-за его конвейерной структуры, однако, внешний интерфейс может поддержать только один доступ в машинном такте. Конфликт конвейера происходит, если в одном такте центральный процессор обращается к внешней памяти дважды, чтобы выбрать машинную команду, операнд памяти данных или внешнее устройство ввода - вывода. Этот конфликт конвейера автоматически разрешается установленным приоритетом, в соответствие со ступенью конвейера.
Рисунок 4.12 показывает множественный доступ центрального процессора, чтобы выбрать команду, записать и прочитать операнды данных по внешнему интерфейсу в одном такте. У обращений к данным более высокий приоритет чем выборка из памяти программы: выборка из памяти программы не может начаться, пока не закончены все обращения к данным.

######

###### Рисунок 4.12 – Приоритет интерфейса внешней шины

Конфликты конвейера происходят, когда программа и данные находятся во внешней памяти, и команда записи одиночного операнда сопровождается чтением двойного операнда или 32-разрядного операнда. Следующая последовательность команд показывает обсуждаемый конфликт конвейера.
ST T, *AR6 ; операция записи Smem
LD *AR4 +, A ; операция чтения Xmem и Ymem
|| MAC *AR5 +, B

4.5.3. Синхронизация интерфейса внешней шины

Все обращения к внешней шине занимают целое число тактов CLKOUT. Один такт CLKOUT определяется как время от одного заднего фронта до следующего заднего фронта CLKOUT. Некоторые внешние шинные обращения с нулевым временем ожидания, например, запись в память или запись ввода - вывод и чтения ввода - вывода, занимают два такта. Чтение памяти занимает один такт; однако, если чтение памяти следует за записью в память или наоборот, чтение памяти занимает дополнительный полупериод. Далее в примерах считается, что тактов ожидания нет, если иное не указано.
Сигнал MSTRB низкий для активной части чтения и записи; активная часть доступа к памяти длится, по крайней мере, один такт CLKOUT. Кроме того, переходный такт CLKOUT добавляется перед или после активной части записи.
Во время этого дополнительного такта:
- MSTRB высокий.
- R/W изменяется по переднему фронту CLKOUT если требуется.
- модифицируется адрес по переднему фронту CLKOUT в следующих случаях. Во всех других случаях адрес модифицируется по заднему фронту CLKOUT.

- Предыдущий такт CLKOUT был активной частью записи в память.
- Чтение памяти сопровождается записью в память.
- Чтение памяти сопровождается записью ввода - вывода.
- Чтение памяти сопровождается чтением ввода - вывода.
- PS, DS или IS изменяются, в случае необходимости, когда модифицируется адрес.
Рисунок 4.13 показывает последовательность "чтение-чтение-запись" с активным MSTRB и без состояния ожидания. Данные читаются в такте насколько возможно поздно, чтобы иметь максимальное время обращения от установки правильного адреса. Хотя внешняя запись требует два такта, внутренняя требует только один такт, если никакие обращения к внешнему интерфейсу не происходят. Это помогает поддерживать пропускную способность обработки на максимальном уровне.
Временная диаграмма иллюстрирует это:
- Последовательные чтения из того же самого банка являются однотактовыми обращениями.
- MSTRB остается низким во время последовательных чтений.
- MSTRB становится высоким на один такта во время последовательности "чтение-запись" для вставки изменения адреса и сигнала R/W.

######

###### Рисунок 4.13 – Операция интерфейса памяти для "чтение-чтение-запись"

Рисунок 4.14 показывает последовательность “запись-запись-чтение” с активным MSTRB и без состояния ожидания. Адрес и записываемые данные считаются правильными приблизительно один полупериод после изменения MSTRB.
Временная диаграмма иллюстрирует это:
- MSTRB становится высоким в конце каждого цикла записи, чтобы отключить память, в то время как адрес и/или сигнал R/W изменяются.
- Каждая запись занимает два такта.
- Чтение после записи занимает два такта.

######

###### Рисунок 4.14 – Операция интерфейса памяти для "запись-запись-чтение"

Оглавление | Программа | Теория| Практика | Контроль знаний | Об авторах
© БГУИР , 2012