ЭУМК по дисциплине "Проектирование проблемно-ориентированных вычислительных средств" › Теория › Тема 8. Блок многочастотного приемника сигналов для цифровой АТС

# Электронный учебно-методический
комплекс по дисциплине
"Проектирование проблемно-ориентированных вычислительных средств"

для специальности

1-40 02 02 «Электронные вычислительные средства»

Оглавление | Программа | Теория | Практика | Контроль знаний | Об авторах

Тема 8. Блок многочастотного приемника сигналов для цифровой АТС
8.1. Архитектура блока многочастотного приемника сигналов (МЧП)
8.1.1. Функциональная схема блока МЧП

Блок МЧП предназначен для приема и фильтрации частотных кодов сигналов управления и взаимодействия, поступающих в АТС по абонентским (АЛ) и служебным (СЛ) линиям, подаваемых на блок в цифровом виде. После фильтрации в ЦПС блока каждый частотный код заменяется соответствующей цифрой и выдается из блока.
Ядром блока МЧП является цифровой процессор сигналов (ЦПС) TMS320VC5402 PGE100 (рис. 8.1). Питание всего блока осуществляется от источника постоянного тока напряжением +5В в условиях естественного охлаждения. Питание ЦПС осуществляется напряжением +3,3В и +1,8В, поэтому в блоке использован линейный источник напряжения с супервизором питания TPS70151 PWP. Поскольку на входы процессора нельзя подавать сигналы с уровнем напряжения больше +3,6В, часть микросхем (серии SN74LV-A) также питается от источника с напряжением +3,3В. Данная серия допускает подачу на вход напряжения до +5,5В, а на выходе имеет напряжение логической единицы не менее 2,4В и не более Vcc.
Тактовая частота работы процессора задается кварцевым резонатором 10 МГц. Путем соответствующей коммутации сигналов на входах CLKMD1…3 ЦПС установлена начальная частота работы процессора 50 МГц. После загрузки и запуска программы устанавливается рабочая частота ЦПС 100 МГц. Пониженная частота необходима для первоначальной загрузки программы из медленной флэш-памяти, при этом процессор автоматически вводит такты задержки. Режим загрузки ЦПС из 8-ми разрядной памяти определяется высокими уровнями на входах INT2# и INT3# процессора. Так как флэш-память питается от напряжения +5В, передача данных в процессор выполняется через формирователь с напряжением питания 3,3В. Сигналы записи/чтения в/из флэш-памяти формируются из сигналов R/W# (низкий уровень - запись, высокий уровень - чтение) и MSTRB# (низкий уровень), а выборка микросхемы памяти выполняется низким уровнем сигналом DS#, которые, также как и разряды адреса, выдаются ЦПС с выходов DS#, MSTRB#, R/W#, А0...A15. Перемычки ХР1 и XP2 позволяют иметь два варианта программы, или рабочую и тестовую программы. При установленной перемычке ХР1 или отсутствии перемычки доступна старшая половина памяти. Для выбора младшей половины памяти необходимо установить перемычку ХР2.
При включении питания блока супервизор питания поддерживает низкий уровень сигнала сброса процессора RS#. Этот сигнал устанавливает также триггер «Загрузка» и формирует сигнал загрузки LOAD, запрос на прерывание IRQ# и зажигает красный светодиод на лицевой планке блока. Этот же сигнал устанавливает в нуль триггер «Сброс». После достижения напряжением питания уровня в 95% от номинального, сигнал сброса переходит в состояние логической “1”, запускается процессор и начинается загрузка программы из флэш-памяти.

######

###### Рисунок 8.1 – Функциональная схема модуля многочастотного приемника МЧП

8.1.2. Принцип работы блока МЧП

После первоначальной загрузки программного обеспечения процессора, и передачи ему управления ЦПС программно сбрасывает триггер «Загрузка» путем записи нуля в регистр управления, что сигнализирует блоку управления каналами (БУК) о начале работы блока. При этом снимается запрос на прерывание IRQ# и гаснет красный светодиод. Сброс блока может быть также выполнен БУК путем записи “1” в 0-й разряд регистра управления (триггер «Сброс»). При этом на инверсном выходе триггера формируется сигнал RSB# внешнего сброса схемы супервизора питания. В результате этой записи инициируется процедура начального запуска блока, как и при включении питания. Сброс и запуск блока выполняются также по сигналу INIT# с шины БУК и сигналом TOUT#. Состояние триггера «Загрузка» доступно через 0-й бит регистров состояния. Сигнал прерывания от таймера TOUT# используется в качестве «сторожа» зависания программы. Он формируется на выходе ЦПС TOUT0 при достижении таймером состояния “0”. ЦПС периодически записывает новое значение в регистр таймера, чтобы он никогда не обнулялся. При зависании или зацикливании программы записи в регистр таймера не будет, он достигнет состояния “0” и сформируется сигнал TOUT0.
Блок МЧП выделяет частотные посылки по 64 канальным интервалам в двух ИКМ потоках, поступающих на входы BDR0, BDR1. ИКМ поток имеет следующие характеристики:

1. количество канальных интервалов – 32;
2. скорость потока 2,048 Мбит/с;
3. отсутствуют служебные канальные интервалы;
4. канальный интервал ( 3,9 мкс ) состоит из 8 бит длительностью по 488 нс;
5. информация в канальном интервале сжата по А-закону кодирования;
6. канальные интервалы синхронизируются в ИКМ потоке и принимаются следующим образом (рис. 8.2):

######

###### Рисунок 8.2 – Временная диаграмма ИКМ потока

Вместе с информацией по двум каналам на входы последовательных портов ЦПС BFSX0, BFSX1 и BCLKX0, BCLKX1 для синхронизации ее приема поступают сигналы 8кГц и 2048кГц соответственно.
После фильтрации частотных посылок ЦПС выдает их цифровое соответствие в БУК по его запросу и с выходов BDX0, BDX1 по 32 канальным интервалам в каждом из двух ИКМ потоков.
Входные ИКМ потоки и сигналы синхронизации (ТХD0, TXD1, C8, C2048F), проходят через инвертирующий шинный формирователь, который преобразует сигналы с уровнем 5В в сигналы с уровнем 3,3В.
Выходные ИКМ потоки также проходят через инвертирующий шинный формирователь и поступают на разъем блока (RXD0, RXD1).
8.1.3. Взаимодействие блока МЧП с БУК
Интерфейс с шиной ввода/вывода БУК удовлетворяет стандарту И–41. Данная шина включает: 16 линий данных D0#…D15#, которые с помощью формирователей соединяются с буферной шиной данных DAT0…DAT15; 11 линий адреса A0#…A10#, из которых пять (A4#, A7#…A10#) используются для выбора блока с помощью схемы сравнения в зависимости от уровней на входах S0…S3, а еще два (A1#, A2#), прошедшие через формирователь, используются для выбора регистров управления блоком. Из сигналов управления используются три: IOR#, IOW#, INIT# – которые поступают в блок через формирователь.
Для связи с шиной данных в блоке используется регистр данных. Регистр данных представляет собой пару 16-разрядных буферных регистров, включенных навстречу друг другу, один из которых служит для передачи информации из блока в БУК, а другой – для передачи команд и данных из БУК в блок, а также для преобразования уровней из 5В в 3,3В. Передача информации через шинные формирователи происходит при наличии следующих управляющих сигналов: низкий уровень сигнала SEL#, который определяет обращение со стороны БУК к блоку путем сравнение на компараторе поступившего из БУК адреса по линиям адреса A4#, A7#...A10# с конструктивным адресом блока S0...S3, задаваемым при монтаже кассеты; низкий или высокий уровень сигнала RD# (формируется из сигнала IOR#, поступающего по линии управления из БУК). В первом случае направление передачи из блока в БУК, а во втором - из БУК в блок.
Запись и чтение информации в/из буферных регистров производится сигналами управления, которые формируются двумя дешифраторами. Первый дешифратор формирует сигнал чтения (HRD#) выходного буферного регистра при приеме информации в БУК или сигнал записи (HWD#) во входной буферный регистр при передаче информации из БУК. Формирование сигналов происходит при совпадении следующих условий: на адресные входы подаются 2-ой и 1-ый разряды адреса (ADR2, ADR1), поступающие из БУК по линиям адреса А2#, A1#, комбинация которых должна быть 00; на управляющие входы подаются низкий уровень сигнала SEL#, а также низкий уровень сигналов чтения RD# или записи WD#, поступающих из БУК по линиям управления IOR#, IOW#, причем в первом случае формируется сигнал чтения, а во втором - записи.
Аналогичным образом второй дешифратор формирует сигнал чтения (TRD#) входного буферного регистра при приеме информации в блок или сигнал записи информации (TWD#) в выходной буферный регистр при ее передаче из блока. Формирование сигналов происходит при совпадении следующих условий: на адресные входы подаются 1-ый и 0-ой разряды адреса с ЦПС (A1, A0), комбинация которых должна быть 00; на управляющие входы подаются низкий уровень сигнала IOSTRB# с ЦПС и сигнал R/W#, высокий уровень которого определяет чтение, а низкий - запись, причем в первом случае формируется сигнал чтения, а во втором - записи.
С каждым буферным регистром связан свой флаг "буфер заполнен/буфер пуст" (BF/BE), реализованный на отдельном триггере. Установкой и сбросом флагов управляют описанные выше сигналы чтения и записи. Каждый триггер устанавливается в “1” по входу C, когда к соответствующему буферному регистру обращается БУК (сигналы HWD# и HRD#), и сбрасывается в “0” по входу R, при обращении от ЦПС (сигналы TRD# и TWD#). Состояние флагов доступно ЦПС через входы прерывания INT0, INT1, на которые подаются низкие уровни сигналов INT0#, INT1# и программно доступный вход BIO - сигнал BIO#, сформированные на шинном формирователе из низких уровней сигналов HTBE (готовность для чтения - входной буфер НЕ пустой), THBF (готовность для записи - выходной буфер НЕ полон) и сигнала THBE (готовность для записи - выходной буфер пустой).
Состояние этих флагов отражается также и в регистрах состояния блока, информация из которых читается через формирователь в БУК (состояние триггера "Загрузка" и флагов THBF, HTBE) и через формирователь в ЦПС (состояние триггера "Загрузка" и флагов HTBF, THBE), причем последний формирователь служит также для согласования уровней сигналов 5В и 3,3В.
Сигналы чтения регистров состояния (HRS#, TRS#) и записи в регистры управления (HWC#, TWC#) также формируются на дешифраторах, при этом комбинация на соответствующих адресных входах должна быть 01.

Оглавление | Программа | Теория| Практика | Контроль знаний | Об авторах
© БГУИР , 2012