ЭУМК по дисциплине "Проектирование проблемно-ориентированных вычислительных средств" › Теория › Тема 5. Внутренняя периферия процессоров платформы с5000

# Электронный учебно-методический
комплекс по дисциплине
"Проектирование проблемно-ориентированных вычислительных средств"

для специальности

1-40 02 02 «Электронные вычислительные средства»

Оглавление | Программа | Теория | Практика | Контроль знаний | Об авторах

5.4. Многоканальный буферизированный последовательный порт
5.4.1. Назначение порта

Многоканальный буферизированный последовательный порт (McBSP) основан на стандартном интерфейсе последовательного порта, используемом в процессорах TMS320C2x, C20x, C5x и C54x. McBSP обеспечивает:

- Дуплексную связь
- Регистры с двойной буферизацией передачи и тройной буферизацией приема, которые позволяют организовать непрерывный поток данных
- Независимая синхронизация кадров и битов приемника и передатчика
- Прямой интерфейс с кодеками промышленного стандарта, микросхемами аналогового интерфейса (AICs) и другими А/Ц и Ц/А устройствами
- Внешний или программируемый внутренний генератор частоты сдвига

Кроме того, McBSP имеет следующие способности:

- Прямой интерфейс с:

- T1/E1
- совместимыми с MVIP и ST-BUS устройствами, включая:

- MVIP
- H.100
- SCSA

- устройствами IOM-2
- устройствами AC97 (требующими многофазовой синхронизации кадров)
- устройствами IIS послушные устройства
- устройствами SPITM

- Многоканальная передача и прием до 128 каналов
- Широкий выбор форматов данных, включая 8, 12, 16, 20, 24 и 32 бита
- Сжатие и восстановление по m-Law и A-Law закону
- Передача 8-битных данных с младшего или старшего разряда
- Программируемая полярность импульсов синхронизации кадров и битов
- Программируемый внутренний генератор сигналов синхронизации

Работа и управление последовательными портами осуществляется через соответствующие регистры с отображением на память.

5.4.2. Архитектура порта

Многоканальный буферизированный последовательный порт состоит из канала передачи данных и канала управления, соединенных с внешними устройствами с помощью 7 выводов (рис. 5.7).
Обмен данными между устройством и McBSP выполняется через вывод передачи данных (DX) и вывод приема данных (DR). Управляющая информация в виде тактовой частоты и синхронизации фрейма передается через CLKX, CLKR, FSX и FSR. ’54x обменивается с McBSP через 16-битные управляющие регистры, доступные через внутреннюю периферийную шину.
ЦПУ или контроллер DMA читают принятые данные из регистров данных приемника (DRR[1,2]) и записывают передаваемые данные в регистры данных передатчика (DXR[1,2]). Записанные в DXR[1,2] данные выдвигаются на выход DX через сдвиговый регистр передатчика (XSR[1,2]). Соответственно, принимаемые через вход DR данные вдвигаются в сдвиговый регистр приемника (RSR[1,2]) и копируются в буферный регистр приемника (RBR[1,2]). Затем RBR[1,2] копируется в DRR[1,2], откуда может быть считан в ЦПУ или контроллер DMA.

######

###### Рисунок 5.7 – Упрощенная структура последовательного порта McBSP

Регистры DRR2, RBR2, RSR2, DXR2 и XSR2 не используются (для записи, чтения или сдвига), если длина принимаемого/передаваемого слова данных, заданная битами R/XWDLEN[1,2], равна 8, 12 или 16 бит.
Блок управления состоит из внутреннего генератора, генератора импульса фрейма их управления и многоканальной селекции.
Этот блок информирует ЦПУ и контроллер DMA о важных событиях через 2 прерывания и 4 сигнала синхронизации (табл. 5.8).
Таблица 5.8. Прерывания McBSP и сигналы синхронизации с DMA

Имя | Назначение
RINT | Запрос на прерывание ЦП от приемника
XINT | Запрос на прерывание ЦП от передатчика
REVT | Событие синхронизации приемника с DMA
XEVT | Событие синхронизации передатчика с DMA
REVTA | Событие А синхронизации приемника с DMA
XEVTA | Событие А синхронизации передатчика с DMA

Оглавление | Программа | Теория| Практика | Контроль знаний | Об авторах
© БГУИР , 2012